Parece que AMD está trabajando en algo muy interesante. Según las fuentes, están trabajando activamente en un diseño de 15 troqueles para EPYC AMD Milán. Considerando que uno de estos debe ser un troquel IO, esto implica que habrá al menos una variante de Milán con 14 troqueles en comparación con los 8 de Rome.
AMD Milán, Los CPUs EPYC de próxima generación tendrían 15 troqueles
Según Wccftech que pregunto a un ingeniero, algunas de estos 14 troqueles estarían destinados a ser memoria HBM.
8 canales DDR4 sólo tiene suficiente ancho de banda disponible para manejar óptimamente 10 matrices de CPU (80 núcleos de CPU) al máximo. Esto significa que están buscando un diseño de 8 matrices (64 núcleos de CPU) o un diseño de 10 matrices en lo que respecta al lado de la CPU. Dejando a un lado la matriz IO, esto deja 6 ó 4 troqueles sin contabilizar y probablemente terminarán como memoria HBM, según las especulaciones.
HBM puede ofrecer una aceleración sustancial, pero esto implica que esta variante en particular va a utilizar un interposer. En pocas palabras, esto significa que, a menos que AMD decida retrasar esta variante hasta DDR5, se trata de una configuración 8+6+1 (CPU + HBM + IO) o de una configuración 10+4+1 (CPU + HBM + IO).
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Un diseño basado en interposer con HBM a bordo sería capaz de ofrecer unos tiempos de acceso y transferencia mucho más rápidos que la memoria tradicional basada en DDR, en la que el canal DDR puede actuar como un cuello de botella. Esto va a resultar en algunas aceleraciones significativas para aplicaciones que dependen en gran medida de la memoria.
[irp]Vale la pena mencionar que las filtraciones anteriores han señalado que AMD Milán tiene un diseño 8+1. Dependiendo de cómo se interprete eso, podría significar que Milán tendría dos variantes. Os mantendremos informados.
