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IMEC: retos y soluciones de la era sub-1nm

IMEC es una de las joyas europeas de la tecnología, junto con ASML. Ambas compañías son las verdaderas impulsoras de la fabricación de semiconductores, las que le aportan el desarrollo y tecnología necesaria para TSMC, Samsung, Intel, etc. Y esta semana, en el evento Future Summit, ha definido lo que será el futuro de los procesos con nodos de fabricación por debajo del nanómetro, la era de los Ángstroms.

Future Summit

El evento Future Summit se ha celebrado en la ciudad de Amberes, en Bélgica. Desde allí, Imec, la firma de investigación de semiconductores más avanzada del mundo y con sede en Holanda, compartió su hoja de ruta para los futuros transistores y nodos de fabricación sub-1nm, es decir, los procesos por debajo del nanómetro que se usarán en la industria de todo el mundo hasta 2036 aproximadamente.

Así es como esta empresa investigará y desarrollará las tecnologías que empresas como ASML, Applied Materials, Synopsys o Cadence usarán para crear futuras máquinas de fotolitografía, herramientas, y software EDA respectivamente y que, a su vez, serán empleadas en las fábricas de TSMC, Samsung, Intel, etc.

La hoja de ruta presentada incluye tanto diseños de transistores FinFet estándar usados hasta los 3nm que llegarán en unos años, hasta los novedosos GAA para los nodos de fabricación de 2nm en adelante, así como los innovadores CFET que irán desde los nodos A5 hasta los A2, es decir, desde los 5 Ángstroms hasta los 2 Ángstroms.

Recuerda que 10 Å = 1 nm. Eso significa que A14 es 1.4nm, A10 es 1nm y vamos a la era sub-1nm en el marco de tiempo de 2030 con A7, hasta los A2 de 2036. Eso significa que se aproximan a las dimensiones de un solo átomo de silicio, que mide 1.92Å.

La problemática

Imec y ASML proveen a las foundries de todo el mundo, tanto para procesos de fabricación de chips semiconductores como para la fabricación de MEMS. Es por eso que se necesita cierta estandarización, para que puedan funcionar con todos los clientes y satisfacer todas sus demandas. Evidentemente, cada foundry puede adaptar estas herramientas a su disposición para variar el proceso, por eso los nodos y densidades de integración no son iguales entre TSMC, Samsung, Intel, etc.

Estas tecnologías que hoy se están usando en la industria de la fabricación se desarrollaron hace al menos una década, ya que requiere esfuerzos e inversiones de I+D mayúsculas. Actualmente se están desarrollando las futuras tecnologías que se usarán hasta más allá de una década por parte del Imec.

Ese esfuerzo titánico a nivel tecnológico se necesita debido a los desafíos a los que la industria se enfrenta. No solo se trata de reducir cada vez más los nodos de fabricación, sino al incremento de los precios, los desafíos por las altas densidades generadas, los fenómenos cuánticos cada vez más frecuentes conforme se reduce el tamaño del transistor, etc.

Y no solo eso, la famosa Ley de Moore se está encontrando con obstáculos para seguir viva, como los costos de diseño mayores, las ganancias de rendimiento cada vez menos evidentes (lejos del 50% de ganancia de los años 90), con cifras actuales de ~5 % por año desde 2000 en adelante.

A todos esos inconvenientes se les agrega otro. Según Imec, los nuevos chips para aprendizaje automático e IA necesitarán que las capacidades de cómputo se dupliquen no cada 2 años aproximadamente, sino cada 6 meses. Por lo que requiere soluciones que vayan más allá de la densidad o dimensiones del transistor, también tecnologías de empaque, nuevos materiales y estructuras, optimizaciones (SCTO), y arquitecturas mejores.

La hoja de ruta del Imec hasta 2036

Roadmap 2036
Fuente: Imec

Los nodos y fotolitografía

Para que todo este roadmap sea posible, el Imec tiene que colaborar estrechamente con ASML para las nuevas generaciones de máquinas de fotolitografía EUV. Las actuales, de cuarta generación, tienen una apertura de 0.33, por lo que los fabricantes tendrán que usar patrones múltiples de exposición por capa para alcanzar los 2nm. Eso significa aplicar 2 procesos de exposición por capa, lo que implica mayor posibilidad de defectos y menor yield. Y no solo eso, también mayores costes, y tiempos de producción mayores.

Por eso, ASML e Imec están trabajando en la 5º Generación de estas máquinas, con modelos High-NA de apertura 0.55. Eso permitirá la creación de estructuras más pequeñas con una sola exposición, reduciendo costes, tiempo de producción, y posibles defectos, lo que aumenta el yield. Y esta generación, según sus desarrolladores, debería llegar antes de 2026.

Sin embargo, antes de eso, la primera máquina de High NA de ASML, el modelo Twinscan EXE:5200 (con un coste superior a los 377.000.000€), se completará en la primera mitad de 2023 y el Imec trabajará en su laboratorio de prueba en las instalaciones de ASML para acelerar el proceso de estas máquinas.

Intel será la primera empresa en recibir este modelo de máquina cuyo lanzamiento programado está previsto para 2026.

Los transistores

En la hoja de ruta del Imec también se muestra el futuro de los transistores y la mayor escala de densidad, que traerá también una mejora del rendimiento. Y va desde los FinFET actuales, hasta los Gate All Around (GAA)/Nanosheet/RibbonFET que deberán debutar en 2024 con el nodo de 2nm como reemplazo de los FinFET hasta los futuros CFET para la era de los Ángstroms.

Según el Imec, los tiempos a marcar serían:

  • Los FinFET actuales llegarán hasta el nodo o proceso de fabricación N3, es decir, 3 nm.
  • Desde los N2 hasta los A7 se estarían usando los transistores GAA. Llegarán en dos versiones, los Nanosheet y una versión mejorada denominada por el Imec como Forksheet.
  • A partir de los A5 hasta los A2 se sustituirían por los CFET, es decir, FET complementarios.

Los nuevos CFET permitirá bibliotecas con celdas estándar más densas para los entornos EDA de diseño de chips, mejorando la escalabilidad y el rendimiento.

La tecnología ASML DUV o de UV profunda, permitió a los fabricantes llegar hasta densidades de 100 MTr/mm², es decir, a poder integrar hasta 100.000.000 transistores por milímetro cuadrado. De ahí se pasará a aproximadamente 500 MTr/mm² cuando se usen las máquinas de 0.33 NA y con las High NA de 2 nm se podrán llegar hasta aproximadamente 1000 MTr/mm² o más si se usan patrones múltiples.

Eso no significa que se puedan integrar todos esos transistores en un milímetro cuadrado. Por si no lo sabías, no todos los transistores de un chip tienen el mismo tamaño. Algunos necesitan ser más grandes que otros, por lo que son medidas aproximadas suponiendo que todos son del tamaño mínimo.

BEOL

Por otro lado, la hoja de ruta de Imec también implicaba mejoras en el BEOL o los procesos de final de línea donde se crean las capas de interconexiones metálicas para entrelazar todos los transistores de la base y crear el circuito deseado.

El Imec ha llamado a estas tecnologías Scaling Boosters, o impulsores de escala, ya que contribuyen a aumentar la densidad y rendimiento de los transistores, pese a no estar directamente relacionados con el tamaño o la ubicación de los transistores. Por ejemplo, mediante vías se puede suministrar la energía necesaria por la parte trasera de los transistores mientras que las interconexiones de datos pueden permanecer en la misma ubicación que hasta ahora, pudiendo una mayor densidad de las mismas.

Esta separación de la alimentación y los datos no solo mejora la densidad, también las características de caída de voltaje, permitiendo una conmutación de los transistores más rápida, lo que se traduce en mayores frecuencias de reloj. Por otro lado, el enrutamiento de las interconexiones de este tipo también reduce las resistencias y capacitancias de este cableado, por lo que también se elimina otros problemas.

Pero no todo son ventajas. La temperatura se puede convertir en un problema con la entrega de energía por la parte trasera, ya que los transistores tendrán capas de metal colocadas en el lado del silicio por donde generalmente se disipa el calor. No obstante, según el Imec, el cobre empleado actualmente para las interconexiones es también un buen conductor térmico para lidiar con esta disipación de calor, por lo que no supondría un impacto preocupante.

Imec también investiga más allá del cobre, que nos ha venido acompañando desde que se sustituyó el aluminio. Ahora quieren crear intercionexiones con otros materiales más prometedores como el grafeno.

También investiga técnicas de cooptimización de tecnologías de sistemas (SCTO), como las interconexiones 3D e implementaciones de chiplets 2.5D, es decir, empaquetados de varias dimensiones. Un campo en el que la principal barrera actualmente es la escasez de software EDA que soporte este tipo de diseños. Por eso Imec trabaja directamente con Cadence para crear el software adecuado.

Por último, Imec también tiene una visión más allá de 2030 en la que se reemplace el silicio y aparezcan canales atómicos de dos dimensiones (2D). Y las puertas basadas en magnetismo podrían surgir como alternativa a medida que la industria avanza inexorablemente hacia la computación cuántica.

Evidentemente, este roadmap no es exácto, como se ha visto en otras ocasiones, estos tempos se pueden o no cumplir. A veces se retrasan, algunas otras se han adelantado. Actualmente, debido a las dificultades cada vez más crecientes, se suelen retrasar, por lo que es posible que estas tecnologías lleguen más allá de 2036. Aunque las predicciones del Imec sean bastante más acertadas que las de la SIA, cuyos roadmaps fallan de forma estrepitosa con sus previsiones.  Aunque esto es solo una opinión personal. ¿Qué opinas?

Isaac Romero Torres

Más de una década trabajando en el ámbito de la investigación sobre arquitecturas y microarquitecturas de CPUs, de la electrónica, la lógica digital, de los sistemas operativos Unix (con los que trabajé como asesor para algunas empresas), programación de MCUs, PLCs, hacking, etc.
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