¿Limitación de núcleos? Los CCD Zen 3 están en la lupa tras el informe publicado por AnandTech porque desvelan el uso de un Ring Bus. Concretamente, usaría un bus de anillo bidireccional para conectar 8 núcleos con los 32 MB L3 de caché y otros componentes esenciales de la CPU.
Casi 1 año después de la salida de los Ryzen 5000 de escritorio, AnandTech nos sorprende con un informe técnico de los CCD, o chiplet, de Zen 3. El protagonista es la presencia del Ring Bus, una tecnología con limitaciones de escala que ya usó Intel y que puso remedio con su malla, un bus de anillo más avanzado. Os contamos todo a continuación.
Ring bus en el CCD de Zen 3: hay que soltar y avanzar
Nos acogemos a la 3ª Ley de Newton interpretada por Interstellar: «hay que dejar algo atrás para avanzar». AMD ha usado un Ring Bus en los CCD de Zen 3, pudiendo limitar el conteo de núcleos por la forma en la que se interconectan los componentes del die. Así lo han detectado en AnandTech, asegurando la existencia de un Ring Bus.
En el caso del CCD de Zen 3, usa un bus de anillo bidireccional para conectar los 8 núcleos (Ryzen 7) con los 32 MB L3 de caché, junto con otros componentes (IFOP). TechPowerUp lo ha querido explicar de forma sencilla para que lo entendamos todos, y nosotros vamos a ejemplificarlo de forma similar:
Un autobus circulando por una manzana recogiendo/dejando a personas entre 4 edificios.
Los edificios serían los componentes (núcleos, por ejemplo) y las paradas de autobús el anillo. Todo componente tiene sus límites y para deshabilitar los componentes los diseñadores deshabilitan paradas de autobús. Esto hace que el componente sea inaccesible.
En Zen 3 vemos un anillo bidireccional, por lo que habrían 2 autobuses conduciendo en direcciones contrarias (el de ida y el de vuelta).
¿Cuál es el problema del Ring Bus? Que tiene limitaciones de escala por culpa de la latencia generada por haber demasiadas «paradas de autobús». Intel vio este problema en 2010, por lo que usó la malla, un bus más avanzado con puntos adicionales de conexión entre los componentes: no es un bus de anillo, pero tampoco es una interconectividad total.
¿Cómo consigue AMD llegar a 64 núcleos en los EPYC Zen 3 (Milan)? Usa CCD de 8 núcleos conectados en red en el sIOD, pero cada CCD viene con un bus de anillo bidireccional interno. En Zen 2, AMD usaba una interconectividad total entre los CCX de 4 núcleos, pero la caché se dividía entre los núcleos.
Vimos que AMD dejó atrás los CCX de 4 núcleos para dar paso a un CCX de 8 núcleos interconectado con un Ring Bus bidireccional, el enfoque de Zen 3 y los CCD.
Ahora bien, ¿por qué «hay que soltar para avanzar»? Porque AMD necesitaría abandonar el Ring Bus si quiere escalar en la cantidad de núcleos por CCD. El gran problema aquí es la latencia, y la solución podría estar en 3 dies distintas apiladas, siguiendo el orden de arriba hacia abajo:
- Una die compuesta por el caché.
- Otra die que albergue los núcleos de la CPU.
- La die que tenga una interconexión de malla.
Y relacionado con esto tenemos la 3D V-Cache, una tecnología de apilado de memoria caché que AMD estrenará con EPYC y que, muy posiblemente, esté presente en los Ryzen Zen 4.
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¿Qué os parece esta noticia? ¿Y si AMD ha estado fabricando CPUs con más núcleos de los disponibles?
