A principios de año, Cadence y Micron realizaron la primera demostración pública de la memoria DDR5 de la próxima generación. En un evento de TSMC a principios de este mes, las dos compañías proporcionaron algunas actualizaciones sobre el desarrollo de la nueva tecnología de memoria.
Micron y Cadence hablan de sus avances en la memoria DDR5
La característica principal de la SDRAM DDR5 es la capacidad de los chips, no solo un mayor rendimiento y un menor consumo de energía. Se espera que DDR5 aumente las velocidades de E/S de 4266 a 6400 MT/s, con una caída de voltaje de suministro de 1.1 V y un rango de fluctuación permitido de 3%. También se espera que use dos canales independientes de 32/40 bits por módulo (sin/o con ECC). Además, DDR5 tendrá una eficiencia de bus de comando mejorada, mejores esquemas de actualización y un mayor grupo de bancos para un rendimiento adicional. Cadence llega a decir que la funcionalidad mejorada de DDR5 permitirá un ancho de banda del mundo real 36% más alto en comparación con DDR4 incluso a 3200 MT/s, y una vez 4800 MT/s el ancho de banda real será un 87% mayor en comparación con DDR4-3200. Otra de las características más importantes de DDR5 será la densidad de chips monolíticos más allá de 16 Gb.
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Los principales fabricantes de DRAM ya tienen chips DDR4 monolíticos con una capacidad de 16 Gb, pero esos dispositivos no pueden ofrecer relojes extremos debido a las leyes de la física. Por lo tanto, las empresas como Micron tienen mucho trabajo que hacer en un intento por reunir altas densidades de DRAM y rendimiento en la era DDR5. En particular, a Micron le preocupa el tiempo de retención variable y otras ocurrencias de nivel atómico, una vez que las tecnologías de producción utilizadas para la DRAM alcanzan los 10-12 nm. En pocas palabras, mientras que el estándar DDR5 se adapta a las densidades y el desempeño de la boda, todavía hay mucha magia por hacer por los fabricantes de DRAM. 
Micron espera comenzar la producción de chips de 16 Gb utilizando su proceso de fabricación «sub-18nm» a finales de 2019, aunque esto no significa necesariamente que las aplicaciones reales que cuentan con esta memoria estarán disponibles para fines del próximo año. Cadence ya ha implementado DDR5 IP (controlador + PHY) utilizando las tecnologías de proceso N7 (7 nm DUV) y N7 + (7 nm DUV + EUV) de TSMC.
Dadas las ventajas clave de DDR5, no es sorprendente que Cadence pronostique que los servidores serán las primeras aplicaciones en utilizar el nuevo tipo de DRAM. Cadence cree que los SoC de los clientes que utilizan el proceso N7 + la soportarán, lo que esencialmente significa que los chips debieran llegar al mercado en 2020.
