IBM presenta su primera tecnología de chip por debajo de 1 nanómetro y abre una nueva etapa en la miniaturización

IBM ha anunciado un nuevo avance en semiconductores con su primera tecnología de chip por debajo de 1 nanómetro. La compañía sitúa este desarrollo en el nodo de 0,7 nm, o 7 ángstroms, y lo presenta como un paso importante para seguir escalando el rendimiento cuando la industria ya roza límites físicos muy difíciles de superar. El anuncio se ha producido desde su centro de investigación de Yorktown Heights, en Nueva York.

El dato más llamativo del prototipo es su densidad. IBM asegura que este chip integra cerca de 100.000 millones de transistores en una superficie similar a la de una uña. Según la empresa, eso supone casi duplicar la densidad de su chip de 2 nm, presentado en 2021. Sobre el papel, el salto también debería traducirse en una mejora notable en capacidad de cálculo y en consumo energético.

Esta nueva tecnología podría ofrecer hasta un 50 % más de rendimiento o, en su lugar, hasta un 70 % más de eficiencia energética frente a sus chips de 2 nm. De momento, hablamos de una proyección técnica publicada por la compañía, no de un producto comercial listo para el mercado. De todos modos, sirve para vislumbrar hacia dónde se dirige el mercado. Por decirlo así, este es un avance de la hoja de ruta que van a seguir los diferentes actores del sector en los próximos años.

La clave de IBM está en Nanostack y en una integración 3D más agresiva

La base de este salto está en una nueva arquitectura de transistor que IBM llama Nanostack. Según la marca, se trata de un diseño 3D basado en nanosheets. En lugar de seguir empujando el modelo plano tradicional, la compañía apila y desplaza transistores en vertical mediante integración secuencial 3D. Esa técnica permite meter más elementos en el mismo espacio y, además, jugar con materiales distintos en cada capa para ajustar mejor rendimiento y consumo.

Algo importante es que IBM ya ha validado esta arquitectura de forma experimental. La empresa habla de unión dieléctrica ultrafina, canales dobles y operación funcional en CMOS, lo que le permite defender que el diseño no es solo teórico y que ya puede soportar computación real. También ha presentado resultados en VLSI 2026, donde apunta a una reducción del 40 % en SRAM. Como te podrás imaginar, esto es algo relevante para cargas modernas de inteligencia artificial.

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Por si fuera poco, IBM cree que Nanostack le da margen para seguir escalando durante al menos una década. Además, vincula este trabajo con la futura llegada de herramientas High NA EUV en Albany, donde colabora con socios como ASML, Lam Research, TEL y SCREEN para desarrollar nuevos procesos de litografía avanzada.