La memoria de alto ancho de banda (HBM) se ha convertido en un componente crucial para las cargas de trabajo de computación más exigentes, desde la inteligencia artificial hasta el machine learning y la computación de alto rendimiento. Por eso es importante desglosar las diferencias clave entre la HBM4e y su predecesora, la HBM3, analizando las mejoras esperadas en ancho de banda, capacidad, eficiencia energética y las implicaciones que tendrán estas innovaciones.
Índice de contenidos
| Parámetro | HBM3 | HBM4E |
|---|---|---|
| Proceso DRAM | 1α/1β nm | 1γ nm o inferior |
| Ancho de Bus por Stack | 1024 bits | 2048 bits |
| Tasa de Datos por Pin | Hasta 6.4 Gbps | Hasta 12.8 Gbps |
| Ancho de Banda por Stack | ~819 GB/s | 1.6–2.0 TB/s |
| Voltaje de Operación | ~1.1 V | ~1.0 V |
| Consumo Energético (pJ/bit) | 5–7 pJ/bit | 3.5–5 pJ/bit |
| Nº de Capas DRAM (máx.) | 12–16 | 16+ (con hybrid bonding) |
| Capacidad por Stack | Hasta 64 GB | Hasta 128 GB |
| Tipo de Enlace | TSV + micro-bump | Hybrid Cu–Cu bonding |
| Latencia Relativa | Alta (similar a HBM2e) | Moderadamente menor |
A diferencia de los chips lógicos, como la CPU y GPU, que se miden los procesos o nodos de fabricación en, por ejemplo, nanómetros (nm) para medir la longitud de puerta, en las memorias DRAM se suelen usar otros parámetros. Recuerda que en DRAM, la celda básica (un transistor + un condensador) no escala linealmente con la tecnología CMOS.
El tamaño de los condensadores y la necesidad de mantener suficiente capacitancia (~20–30 fF) impiden usar la misma escala nanométrica que en la lógica para comparativas. Por eso, los fabricantes usan una secuencia alfanumérica como 1x, 1y, 1z, 1α (alpha), 1β (beta), 1γ (gamma), 1δ (delta), …, que indica generaciones sucesivas de refinamiento dentro del rango de los ~14 nm a los ~10 nm efectivos (pero no “reales” como en los chips de lógica).
La memoria High Bandwidth Memory de tercera generación (HBM3) es un estándar JEDEC HBM, diseñada para superar las limitaciones de ancho de banda y consumo energético de la DRAM tradicional (como GDDR6). HBM3 mantiene el principio fundamental de las generaciones anteriores, como son la integración 3D mediante TSVs (Through-Silicon Vias) y la interconexión mediante un interposer de silicio que sitúa los stacks de DRAM muy próximos a la GPU, CPU o acelerador ASIC.
Una pila (stack) típica de HBM3 incluye entre 8 y 16 dies de DRAM apilados, con una interfaz de 1024 bits por canal, y puede ofrecer un ancho de banda agregado de hasta 819 GB/s por stack (dependiendo de la frecuencia de operación y del número de canales). Por tanto, HBM3 opera a velocidades de hasta 6.4 Gbps por pin, utilizando PHYs de señal diferencial de alta integridad y baja impedancia para minimizar jitter y pérdida de señal.
A pesar de su impresionante rendimiento, HBM3 enfrenta restricciones significativas:
La futura generación HBM4e (también referida como HBM4 Extended) eleva radicalmente las especificaciones del estándar HBM4. Los principales fabricantes (Samsung, SK hynix, Micron) han trabajado para que alcanzará velocidades de hasta 12.8 Gbps por pin, duplicando efectivamente la tasa de HBM3.
Recuerda que el ancho de banda de la HBM4 era de hasta 2 TB/s (8 Gb/s por pin) sobre una interfaz de 2.048 bits, 32 canales (64 pseudo-canales), alturas de pila de 4‑hi a 16‑hi soportadas, densidades de die de 24 Gb y 32 Gb, capacidad máxima por pila de hasta 64 GB (16‑hi con dies de 32 Gb), opciones de voltaje VDDQ 0,7–0,9 V y VDDC 1,0–1,05 V para balancear consumo y rendimiento, separación de buses de datos y comandos para reducir latencia, gestión dirigida de refresh (DRFM) para mitigar row‑hammer, funciones RAS mejoradas y diagnóstico.
El ancho de bus por stack también se ampliará de 1024 bits (HBM3) a 2048 bits (igual a la HBM4), habilitando ancho de banda total de hasta 1.6–2.0 TB/s por stack, dependiendo de la configuración. HBM4e también adopta nuevas topologías PHY optimizadas para distancias cortas (sub-1 mm), lo que permite mantener integridad de señal a tasas de más de 10 Gbps sin excesiva penalización de energía o crosstalk.
Otra innovación importante es la mayor granularidad en los canales, con más sub-canales independientes que permiten un acceso concurrente más eficiente y una mejor utilización del ancho de banda en cargas de trabajo fragmentadas, como la IA o HPC para cálculos vectorizados.
La métrica crítica de eficiencia energética en HBM es el consumo por bit transferido (pJ/bit o pW/bit·Hz). HBM3 ya redujo este consumo a rangos de ~5–7 pJ/bit, gracias al uso de voltajes de operación cercanos a 1.1 V y técnicas de gestión dinámica de energía (DPM). Ahora la HBM4e aporta una reducción adicional de 20–30 %, con consumos esperados entre 3.5 y 5 pJ/bit, lo que la hace notablemente más eficiente que GDDR7 (≈10 pJ/bit).
En cuanto a escalabilidad vertical, HBM4e introducirá nuevas tecnologías de bonding híbrido (Cu–Cu Hybrid Bonding), reemplazando parcialmente las micro-bumps por interconexiones directas de cobre. Esto reduce la resistencia y capacitancia entre capas, mejora la densidad de TSVs y permite stacks de hasta 16 dies DRAM más un base die lógico sin degradar la integridad térmica o eléctrica. El uso de wafer-on-wafer (WoW) y die-to-wafer (D2W) bonding también abre el camino a futuras versiones HBM5 con apilamientos aún mayores.
HBM4e no solo representa una evolución general, sino un salto especialmente pensado para arquitecturas de alto rendimiento:
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Por tanto, HBM4e es uno de los pilares esenciales para los nuevos aceleradores de IA (como NVIDIA Blackwell, AMD Instinct, y ASICs dedicados de Google y Amazon).
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